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Verilog HDL高級(jí)語(yǔ)法結(jié)構(gòu)之任務(wù)（TASK）

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來源：日期：2013-11-3 17:30:09 人氣：標(biāo)簽：

1.任務(wù)定義

定義任務(wù)的語(yǔ)法如下：

任務(wù):

1.任務(wù)定義

定義任務(wù)的語(yǔ)法如下：

任務(wù):

task <任務(wù)名>;
<端口及數(shù)據(jù)類型聲明語(yǔ)句>
<語(yǔ)句1>
<語(yǔ)句2>
...
<語(yǔ)句n>
endtask

這些聲明語(yǔ)句的語(yǔ)法與模塊定義中的對(duì)應(yīng)聲明語(yǔ)句的語(yǔ)法是一致的。

2．任務(wù)調(diào)用及變量傳遞
調(diào)用任務(wù)并傳遞輸入/輸出變量的聲明語(yǔ)句的語(yǔ)法如下：

<任務(wù)名>(端口1，端口2，...，端口n);

下面的例子說明怎樣定義任務(wù)和調(diào)用任務(wù)。
任務(wù)定義如下所示：

task my_task;
input a, b;
inout c;
output d, e;
…
<語(yǔ)句> //執(zhí)行任務(wù)工作相應(yīng)的語(yǔ)句
…
c = foo1; //賦初始值
d = foo2; //對(duì)任務(wù)的輸出變量賦值
e = foo3;
endtask

任務(wù)調(diào)用如下所示：

my_task(v,w,x,y,z);

任務(wù)調(diào)用變量(v、w、x、y、z)和任務(wù)定義的I/O變量(a、b、c、d、e)之間是一一對(duì)應(yīng)的。當(dāng)任務(wù)啟動(dòng)時(shí)，由v、w和x傳入的變量賦給了a、b和c。當(dāng)任務(wù)完成后的輸出又通過c、d和e賦給了x、y和z。下面用一個(gè)具體的例子用來說明怎樣在模塊的設(shè)計(jì)中使用任務(wù)，使程序容易讀懂。

module traffIC_lights;
reg cLOCk, red, amber, green;
parameter on=1, off=0, red_tics=350,
amber_tics=30,green_tics=200;
initial red=off; //交通燈初始化
initial amber=off;
initial green=off;

always begin //交通燈控制時(shí)序
red=on; //開紅燈
light(red,red_tics); //調(diào)用等待任務(wù)
green=on; //開綠燈
light(green,green_tics); //等待
amber=on; //開黃燈
light(amber,amber_tics); //等待
end

task light（color,tics）; //定義交通燈開啟時(shí)間的任務(wù)
output color;
input［31:0］ tics;
begin
repeat(tics) @(posedge clock); //等待tics個(gè)時(shí)鐘的上升沿
color=off; //關(guān)燈
end
endtask

always begin //產(chǎn)生時(shí)鐘脈沖的always塊
#100 clock=0;
#100 clock=1;
end
endmodule

這個(gè)例子描述了一個(gè)簡(jiǎn)單的交通燈的時(shí)序控制，并且該交通燈有它自己的時(shí)鐘產(chǎn)生器。

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