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Verilog HDL語(yǔ)言基礎(chǔ)之賦值語(yǔ)句和塊語(yǔ)句
來(lái)源： 日期：2013-11-3 17:29:43 人氣：標(biāo)簽：
① 塊結(jié)束后才完成賦值操作。
② b的值并不是立刻就改變的。
③ 這是一種比較常用的賦值方法，特別在編寫(xiě)可綜合模塊時(shí)。
(2)阻塞賦值方式。
典型語(yǔ)句：b = a;
① 賦值語(yǔ)句執(zhí)行完后，塊才結(jié)束。
② b的值在賦值語(yǔ)句執(zhí)行完后立刻就改變。
③ 可能會(huì)產(chǎn)生意想不到的結(jié)果。
非阻塞賦值方式和阻塞賦值方式的區(qū)別常給設(shè)計(jì)人員帶來(lái)問(wèn)題。問(wèn)題主要是給“always”塊內(nèi)的reg型信號(hào)的賦值方式不易把握。到目前為止，前面所舉的例子中的“always”模塊內(nèi)的reg型信號(hào)都是采用下面的這種賦值方式：
b <= a;
這種方式的賦值并不是馬上執(zhí)行的，也就是說(shuō)“always”塊內(nèi)的下一條語(yǔ)句執(zhí)行后，b并不等于a，而是保持原來(lái)的值。“always”塊結(jié)束后，才進(jìn)行賦值。而另一種賦值方式阻塞賦值方式，如下所示：
b = a;
這種賦值方式是馬上執(zhí)行的，也就是說(shuō)執(zhí)行下一條語(yǔ)句時(shí)，b已等于a。盡管這種方式看起來(lái)很直觀，但是可能引起麻煩。下面舉例說(shuō)明。
例1：非阻塞賦值。
always @（ posedge clk ） begin
b<=a;
c<=b;
end
例1中的“always”塊中用了非阻塞賦值方式，定義了兩個(gè)reg型信號(hào)b和c。clk信號(hào)的上升沿到來(lái)時(shí)，b就等于a，c就等于b，這里應(yīng)該用到了兩個(gè)觸發(fā)器。需要注意的是賦值是在“always”塊結(jié)束后執(zhí)行的，c應(yīng)為原來(lái)b的值。這個(gè)“always”塊實(shí)際描述的電路功能如圖1所示。
例2：阻塞型賦值。
always @（posedge clk） begin
b=a;
c=b;
end
例2中的“always”塊用了阻塞賦值方式。clk信號(hào)的上升沿到來(lái)時(shí)，將發(fā)生如下的變化：b馬上取a的值，c馬上取b的值（即等于a）。綜合的電路如圖2所示。
圖1 非阻塞賦值綜合電路 圖2 阻塞賦值綜合電路
它只用了一個(gè)觸發(fā)器來(lái)寄存a的值，并同時(shí)輸出給b和c。這不是設(shè)計(jì)者的初衷，如果采用例3.5所示的非阻塞賦值方式就可以避免這種錯(cuò)誤。
塊語(yǔ)句
塊語(yǔ)句通常用來(lái)將兩條或多條語(yǔ)句組合在一起，使其在格式上看更像一條語(yǔ)句。塊語(yǔ)句有兩種：一種是begin_end語(yǔ)句，通常用來(lái)標(biāo)識(shí)順序執(zhí)行的語(yǔ)句，用它來(lái)標(biāo)識(shí)的塊稱(chēng)為順序塊；另一種是fork_join語(yǔ)句，通常用來(lái)標(biāo)識(shí)并行執(zhí)行的語(yǔ)句，用它來(lái)標(biāo)識(shí)的塊稱(chēng)為并行塊。下面進(jìn)行詳細(xì)的介紹。
1．順序塊
順序塊有以下特點(diǎn)。
（1）塊內(nèi)的語(yǔ)句是按順序執(zhí)行的，即只有上面一條語(yǔ)句執(zhí)行完后下面的語(yǔ)句才能執(zhí)行。
（2）每條語(yǔ)句的延遲時(shí)間是相對(duì)于前一條語(yǔ)句的仿真時(shí)間而言的。
（3）直到 后一條語(yǔ)句執(zhí)行完，程序流程控制才跳出該語(yǔ)句塊。
順序塊的格式如下：
begin
語(yǔ)句1;
語(yǔ)句2;
......
語(yǔ)句n;
end
或者：
begin:塊名
塊內(nèi)聲明語(yǔ)句
語(yǔ)句1;
語(yǔ)句2;
......
語(yǔ)句n;
end
其中：
（1）塊名即該塊的名字，是一個(gè)標(biāo)識(shí)符，其作用后面再詳細(xì)介紹。
（2）塊內(nèi)聲明語(yǔ)句可以是參數(shù)聲明語(yǔ)句，reg型變量聲明語(yǔ)句，integer型變量聲明語(yǔ)句或者real型變量聲明語(yǔ)句。
下面舉例說(shuō)明。
例3：順序塊。
begin
areg = breg;
creg = areg; //creg的值為breg的值
end
從該例可以看出，第一條賦值語(yǔ)句先執(zhí)行，areg的值更新為breg的值。然后程序流程控制轉(zhuǎn)到第二條賦值語(yǔ)句，creg的值更新為areg的值。因?yàn)檫@兩條賦值語(yǔ)句之間沒(méi)有任何延遲時(shí)間，creg的值實(shí)為breg的值。當(dāng)然可以在順序塊里延遲控制時(shí)間來(lái)分開(kāi)兩個(gè)賦值語(yǔ)句的執(zhí)行時(shí)間，如例4所示。
例4：加延時(shí)順序塊。
begin
areg = breg;
#10 creg = areg; //在兩條賦值語(yǔ)句間延遲10個(gè)時(shí)間單位
end
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