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Verilog HDL程序設(shè)計小經(jīng)驗
★★★★★【文章導(dǎo)讀】:Verilog HDL程序設(shè)計小經(jīng)驗具體內(nèi)容是:2.“reg”和“wire”的區(qū)分方法reg類型和wire類型是VerilogHDL語法中兩種 常用的變量。在對module定義的端口信號進行類型描述的時候,初學(xué)者會對何時需要指定為reg型感到困惑。可以參考下面的方…
來源: 日期:2013-11-2 20:37:22 人氣:標(biāo)簽:
2.“reg”和“wire”的區(qū)分方法
reg類型和wire類型是Verilog HDL語法中兩種 常用的變量。在對module定義的端口信號進行類型描述的時候,初學(xué)者會對何時需要指定為reg型感到困惑。可以參考下面的方法。
(1)如果這個信號需要在always塊里面被賦值,那么必須指定為reg類型的。
(2)如果這個信號需要在always塊外面被賦值,那么必須指定為wire類型的。如果這個信號是端口信號,那么沒默認的類型就是wire類型的,不需要另外指定。
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